岗位职责：
参与芯片前端数字模块的设计开发，仿真，验证以及综合工作。
任职要求：
1. 微电子等相关专业本科及以上学历，良好的英文读，写能力；
2. 2-3年以上基于Verilog 和 RTL的芯片设计经验；
3. 熟悉数字电路设计流程，能独立完成模块设计；
4. 独立完成电路仿真测试计划及代码开发；
5. 能熟练使用Verilog XL, ModelSim, NC-Verilog, and VCS；
6. 熟悉UNIX 环境和Shell 和其它脚本语言如Perl, Tcl；
7. 会使用版本控制和bug tracking工具；
8. 低功耗电路设计设计经验。
职位描述
公司介绍
江苏产研院智能集成电路设计技术研究所是由江苏省产业技术研究院、无锡高新区和项目团队共同组建的新型研发机构，于2019年6月21日签约。研究所聚焦集成电路设计产业领域，坚持以市场为导向，整合人才、技术、资本等要素，汇集产业链力量，构建新型创新体系。研究所通过芯机对接、院所合作、科研团队、芯和投资、芯和研究、芯火平台来做大做强集成电路设计产业，实现人才荟萃、企业聚集、芯片自主、资本回报的统一。
工作地点
无锡-无锡新区 菱湖大道111号国家软件园天鹅座C栋18楼
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公司基本信息
职位发布者
江苏集萃智能集成电路设计技术研究所有限公司
