从计算机行业的早期开始，芯片设计人员就对晶体管有着永不满足的胃口。英特尔于 1971 年推出了具有 2,300 个晶体管的 4004 微处理器，这引发了微处理器革命；到了今天，主流CPU有数百亿的晶体管。(半导体求职)
在过去多年的发展中，改变的是如何将更高的晶体管预算转化为更好的芯片和系统。在 2000 年代初期的 Dennard Scaling 时代，缩小的晶体管推动了芯片功率、性能和面积成本（或 PPAC）的同步改进。设计人员可以提高单核 CPU 的时钟速度，以加速现有软件应用程序的性能，同时保持合理的功耗和热量。当无法在不产生过多热量的情况下将单核芯片推向更高速度时，Dennard 缩放就结束了。结果，功率（下图中的橙色线）和频率（下图中的绿色）都停止了。
新架构
设计人员使用越来越多的晶体管来添加 CPU 内核（上图中黑色部分）和并行化的软件应用程序，以使计算工作负载能够跨更多内核划分。最终，并行性达到了 Amdahl 扩展的极限（上图蓝色），业界使用越来越多的晶体管来整合 GPU 和 TPU，这些 GPU 和 TPU 继续随着核心数量的增加而扩展，从而加速了 3D 图形和机器学习算法等工作负载。今天，我们正处于一个以新架构为特征的时代——性能来自内核和加速器，由增加的晶体管预算和更大的芯片尺寸推动。但正如我将在本博客后面解释的那样，新的限制正在迅速接近。
EUV 来了，现在怎么办？
EUV 光刻技术已经问世，使得在芯片上打印更小的晶体管特征和导线成为可能。但这些从业者也在期间也面临一些挑战。
首先，面板暴露了一个对某些人来说违反直觉的挑战：在芯片制造中，越小不一定越好，因为在同一空间中封装的晶体管触点和互连线越多，芯片的速度就越慢，能效就越低。正如一位从业人员在2019年的IEDM的一个讨论会解释的那样，“休斯顿我们遇到了一个问题……互连电阻仍然非常非常高。如果我们不解决互连问题，我们就不会有更好的晶体管。”
其次，除了揭示与 EUV 缩放相关的布线电阻挑战外，改讨论会参与者还预测了背面配电网络的到来——这是一种设计技术协同优化 (DTCO) 技术，目前已出现在领先芯片制造商的路线图中。它允许逻辑密度增加高达 30%，而无需对光刻进行任何更改。
第三，上述讨论会成员改还提出了这样一种想法，即我们现在正处于摩尔定律的第四次演变中，正如其中一位成员所描述的那样，芯片制造商可以通过设计在各种节点上制造的芯片“然后使用先进的封装将它们缝合在一起”来降低成本. 事实上，早在 57 年前，Moore 博士就已经预言了正在兴起的异构设计和集成时代，他写道：“事实证明，使用提供必要的灵活性。”
提高功率和性能所需的布线创新
EUV 的出现使制造商能够使用单次曝光以 25nm 间距打印特征，从而简化了图案化。不幸的是，使芯片布线更小并不能使它变得更好。EUV 缩放的电阻挑战存在于最小的晶体管触点、通孔和互连中，这就是需要材料工程创新的地方。
芯片中最小的导线是为晶体管的栅极、源极和漏极供电的触点。触点将晶体管连接到周围的互连线，该互连线由金属线和通孔组成，允许将电源和信号路由到晶体管并贯穿整个芯片。
为了创建布线，我们在电介质材料中蚀刻出沟槽，然后使用金属叠层沉积布线，该金属叠层通常包括一个阻挡层，可防止金属与电介质混合；促进粘附的衬垫层；促进金属填充的种子层；晶体管触点使用钨或钴等金属，互连线使用铜。
不幸的是，阻挡层和衬垫不能很好地扩展，并且随着我们使用 EUV 缩小沟槽图案，阻挡层和衬垫占用的空间比例增加，而可用于布线的空间减少了。布线越小，电阻越高。
使用背面配电网络改进逻辑扩展
晶体管由电线网络供电，电线网络将电压从片外稳压器通过芯片的所有金属层传输到每个逻辑单元。在芯片的 12 个或更多金属层中的每一层，布线电阻都会降低电源电压。
供电网络的设计裕度可以承受稳压器和晶体管之间 10% 的压降。使用 EUV 进一步扩展线路和过孔会导致更高的电阻和布线拥塞。因此，如果不经历高达 50% 的电压降，我们可能无法使用现有的电力传输技术扩展到 3nm 以上，从而产生严重的晶体管可靠性问题。
在每个逻辑单元内，电源线（也称为“轨道”）需要具有一定的尺寸，以便为晶体管提供足够的电压以进行切换。它们不能像晶体管结构和信号线等其他逻辑单元组件那样扩展。因此，电源轨现在比其他元件宽约三倍，对逻辑密度扩展构成了主要障碍。
解决方案是一个简单而优雅的想法：既然逻辑晶圆是地球上最有价值的不动产——现在每英亩的成本接近 10 亿美元——为什么不将所有电源线移到背面的空置不动产上呢？晶圆，从而解决电压降问题和逻辑单元缩放难题——并显着增加价值？
“背面供电网络”将绕过芯片的 12 个或更多布线层，以将电压降降低多达 7 倍。从逻辑单元中移除电源轨可以使逻辑密度在相同的光刻间距下最多缩放 30%——相当于两代 EUV 缩放。
根据公开信息，芯片制造商现在正在评估三种不同的背面供电架构，每种架构都有设计权衡。一些方法将更容易制造，而其他更复杂的方法可以最大限度地扩大面积。
异构集成在芯片和系统级别推动 PPACt
随着晶体管数量继续呈指数增长，而 2D 缩放速度减慢，芯片尺寸正在增加，并推高了“光罩限制”，即 858mm 2是可以印刷在晶圆上的最大掩模图案。当摩尔定律运行良好时，设计人员可以在该空间中放置大量高性能 PC 和服务器芯片，或少量极高性能服务器芯片。今天，服务器、GPU 甚至 PC 芯片的设计者想要的晶体管数量超过了标线片区域所能容纳的数量。这迫使并加速了行业向使用先进封装技术的异构设计和集成的过渡。(芯片求职招聘网)
从概念上讲，如果两个芯片可以使用它们的后端互连线连接，那么异构芯片可以作为一个芯片执行，从而克服标线限制。事实上，这个概念是存在的：它被称为混合键合，现在它正在领先芯片制造商的路线图中出现。一个有前途的例子是将大型 SRAM 高速缓存芯片与 CPU 芯片结合，以同时克服标线限制、加快开发时间、提高性能、减小芯片尺寸、提高产量和降低成本。SRAM 缓存可以使用旧的、折旧的制造节点来构建，以进一步降低成本。此外，使用先进的基板和封装技术，例如硅通孔，设计人员可以引入其他无法很好扩展的技术，例如 DRAM 和闪存、模拟等等。
来源:半导体行业观察
