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台积电最新技术分享

作者:匿名    来源:未知   
浏览:720    发布:2021-11-08 10:54:13

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台积电最近举办了第 10 届年度开放创新平台 (Open Innovation Platform :OIP) 生态系统论坛。在会中不但谈及台积电的技术和设计支持更新,还谈到了OIP 合作伙伴关于最近与台积电合作结果的具体介绍。


本文总结了台积电院士、设计与技术平台副总裁 LC Lu 主题为“台积电及其创新生态系统”演讲的重点。


TSMC OIP 和平台背景

 

几年前,台积电定义了四个“平台”,以提供符合相关应用独特要求的特定工艺技术和 IP 开发计划。这些平台是:


高性能计算 (HPC)


移动(包括基于射频的子系统)


汽车(具有相关的 AEC-Q100 资格要求)


物联网(极低功耗限制)


LC 的主题演讲涵盖了这些领域的最新进展。

 

EDA 合作伙伴开发了推动硅工艺和封装技术进步所需的新工具功能。IP 合作伙伴设计、制造和验证额外的telemetry、接口、时钟和存储器 IP 块,以补充 TSMC 内部设计团队(例如,单元库、通用 I/O、位单元)提供的“基础 IP”。云服务提供商提供安全的计算资源,以便在整个产品设计、验证、实施、发布和持续产品工程支持中管理广泛多样的工作负载时具有更大的灵活性。设计中心联盟 (DCA) 合作伙伴提供各种设计服务来协助台积电客户,而价值链聚合 (VCA) 合作伙伴则为测试、认证和产品管理任务提供支持。


OIP 合作伙伴的名单随着时间的推移而变化。因为最近有很多收购,所以削减了会员名单。(虽然不是官方的 OIP 类别,但台积电论坛的一张幻灯片提到了一组独特的“3D Fabric”封装支持合作伙伴——也许这会在未来出现。)


作为 OIP 合作伙伴合作日益重要的迹象,台积电表示,“我们 比以往任何时候都更早、更深入地(我的重点)与合作伙伴积极合作,以解决先进技术节点的安装设计挑战。”   

   
以下是 LC 演讲的重点。


在之前的技术会议上,台积电表示将有(并发的)工艺开发和基础 IP 版本专注于高级节点的 HPC 平台。


HPC 举的示例包括:


更高的cell,“双高”标准cell


N3HPC cell采用更高的image,可实现更大的驱动强度。此外,库中还添加了双高cell。(如果仅限于单个cell高度image,复杂单元通常具有低效布局——尽管在以前的技术中已经选择性地使用了双高单元,但 N3HPC 采用了更加多样化的库。)


增加接触多节距(contacted poly pitch:CPP)


尽管可能违反直觉,但增加单元面积可以通过减少栅极和 S/D 节点之间的 Cgs 和 Cgd 寄生效应来提高性能,M0 位于 FinFET 的顶部。


改进的 MiM 去耦电容layout template (较低的寄生 R)


更大的灵活性——以及相关的 EDA 自动布线工具功能——在上层金属层上利用不同的(更宽的宽度/空间)间距)


传统上,金属线的任何“非默认规则”(non-default rules:NDR) 都是由 PD 工程师预先定义到路由器的(并且通常手动预先布线);EDA 与台积电的合作将这种支持扩展到 APR 期间自动做出的决策。


LC 宣布的一项与物联网平台相关的重大举措。特别是台积电提供低于 Vt 的使能,将工作电源电压降低到器件 Vt 水平以下。


背景 – Near-Vt 和 Sub-Vt 操作


对于极低功耗操作,工作频率要求放宽(例如,Hz 到 kHz),技术人员一直在寻求大幅降低 VDD - 回想一下,有源功耗取决于 (VDD**2)。


将电源降低到“接近 Vt”电平会显著降低逻辑转换驱动电流;同样,典型物联网应用的性能目标很低。静态 CMOS 逻辑门以传统方式在接近 Vt 处工作,因为有源器件(最终)在强反转中运行。下图说明了(对数)器件电流与输入电压的函数关系——请注意,低于 Vt 的运行意味着有源器件将在“弱反转”区域运行。


静态互补 CMOS 栅极仍将在Sub Vt 级别正确运行,但弱反转电流的指数性质引入了几个新的设计考虑因素:


beta ratio


传统的 CMOS 电路采用 Wp/Wn 的(β)比值,以实现合适的输入噪声抑制和平衡的 RDLY/FDLY 延迟。通常,该比率基于 nFET 和 pFET 器件之间强烈的反型载流子迁移率差异。Sub-Vt 电路操作依赖于弱反转电流,并且可能需要不同的方法来选择 nFET 和 pFET 器件尺寸。


sensitivity to process variation


电路行为对弱反转电流的依赖性意味着(局部和全局)器件工艺变化的影响要大得多。


high fan-in logic gates less desirable


通常,CMOS 电路设计人员可以使用高 Ion/Ioff 比率,其中 Ioff 是通过非活动逻辑分支的漏电流。在 sub-Vt 操作中,Ion 急剧减少;因此,电路操作对无源泄漏电流路径的鲁棒性较低。高扇入逻辑门(具有并行泄漏路径)可能被排除在外。


sub-Vt SRAM 设计注意事项


以类似的方式,存在于 SRAM 阵列中的泄漏路径是一个问题,无论是对于活动 R/W 单元操作还是非活动单元稳定性(噪声容限)。在典型的 6T-SRAM 位单元中,在位线上具有多个虚线单元,泄漏路径通过非活动字线行的存取晶体管存在。


读取访问(使用预充电的 BL 和 BL_bar)取决于仅通过活动字线行阵列位置的互补位线上的电流的大差异。在低于 Vt 的操作中,这种电流差异会减小(并且还会受到工艺变化的影响,因为 SRAM 的特征通常是统计分布曲线的高 sigma 尾部)。


结果,位线上的虚线单元的数量将极其有限。下图左侧的示意图说明了一个修改过的(更大的)sub-Vt SRAM 位单元设计的例子,它将读取操作与单元存储隔离开来。


IoT 应用程序可能具有非常独特的执行配置文件。可能会有很长一段时间不活动,很少有“突发模式”操作需要短时间内的高性能。在传统的 CMOS 应用中,突发模式持续时间相对较长,通常采用动态电压频率缩放 (DVFS) 方法,通过指示 DC-DC 电压调节器来调整其输出。调节器适应所需的时间(以及与有限调节器效率相关的相关功耗)对于突发模式下典型计算应用程序的延长持续时间来说是无关紧要的。


对于 IoT 突发(burst)计算而言,情况并非如此,在这种情况下,电源效率最高,而调节器切换所需的微秒时间是有问题的。上图的右侧描述了 sub-Vt IoT CMOS 的替代设计方法,其中多个电源使用并行“sleep FETs”在本地分配和切换到特定块。


在突发模式期间将应用更高的 VDD,在正常操作期间返回亚 Vt 电平。


台积电的目标是对 N12e 工艺的初始 sub-Vt 支持。下图突出显示了为物联网平台提供此选项而采取的一些支持活动。


台积电暗示 N22ULL工艺变体也将在不久的将来获得 sub-Vt 启用。


LC 还提供了有关 TSMC 3D Fabric 高级封装产品的更新,这将在后续文章以更详细地回顾这些技术。

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