职责描述:
1、根据产品需求,完成模块及系统级设计,包括verilog代码编写,仿真验证,支持FPGA功能验证;
2、数字电路的综合,时序验证,版图布局布线后的时序分析,一致性检查等;
3、参与项目的整体规划,保证负责模块的按时,高质量交付;
4、撰写设计文档,仿真报告,验证报告及项目技术总结等。
任职要求:
1、通信工程、电子工程等相关专业硕士以上学历,3-5年相关经验或通信工程、电子工程等相关专业本科,5-8年以上经验;
2、扎实的电路理论基础,熟悉数字集成电路基本原理、设计技巧、设计流程及相关EDA工具;
3、具备从0到1搭建UVM验证环境或者有FPGA验证经验者优先;
4、有短距通信相关产品设计经验者优先;
5、具有敬业精神、团队合作精神以及良好的沟通能力,做事踏实、认真、勤恳。